/////////////////////////////////
// Verilog-HDL model for the 
// 3-input logic circuit
/////////////////////////////////

module gates (A, B, C, D, OUT);

input A;
input B;
input C;
input D;

output OUT;

or   I0 (X1, A, B);
and  I1 (X2, X1, C);
nand I2 (OUT, X2, D);

endmodule

/////////////////////////////////
// End of File
///////////////////////////////// 

