*2-input Static CMOS AND Gate Fault Simulation Study

.OPTIONS POST

.TEMP 25

Vdd  vdd  0  5V

Va   A  0  PWL(0,0 50n,0 50.1n,5 100n,5 100.1n,0

+ 150n,0 150.1n,5

Vb   B  0 PWL(0,0 100,0 100.1,5)

Mn1   x1   A    x2   0    MODN   W=4um   L=0.6um

Mn2   x2   B    0    0    MODN   W=4um   L=0.6um

Mn3   Z    x1   0    0    MODN   W=4um   L=0.6um

Mp1   x1   A    vdd  vdd  MODP   W=5um   L=0.6um

Mp2   x1   B    vdd  vdd  MODP   W=5um   L=0.6um

Mp3   Z    x1   vdd  vdd  MODP   W=5um   L=0.6um

.model MODN  nMOS (LEVEL=1 VTO=0.7V KP=25e-6 LAMBDA=0)

.model MODP  pMOS (LEVEL=1 VTO=-0.7V KP=10e-6 LAMBDA=0)

.measure point1 V(Z) 25n

.measure point2 V(Z) 75n

.measure point3 V(Z) 125n

.measure point4 V(Z) 175n

.TRAN 1ns 200ns

.end