Universität-GesamthochschuleSiegen


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  SS 1999, WS 1999/2000

Bausteine
der
Technischen Informatik 

Vorlesung, Seminar und Labor 
Inhalte: Die Veranstaltung befaßt sich mit dem Entwurf, der Simulation, den Technologien, der Herstellung und dem Test von integrierten Schaltungen.
Organisation:
    Vorlesung SS'99: mittwochs von 10.15-11.45 Uhr, Raum H-E 312; Beginn: 14.04.1999
    Vorlesung WS'1999/2000:

    Seminar SS'99: dienstags von 14.15-15.45 Uhr, gerade Woche, Raum H-C 6321; Beginn: 20.04.1999
    Seminar SS'99:

  • Labor WS'98/99+SS'99: insgesamt 3+3 Termine nach Absprache.
Vorlesung (WS):
 
 
 
 

(SS):
  1. Vorgehen beim Entwurf von integrierten Digitalschaltungen: Entwurfsebenen, Beschreibungsverfahren, Hilfsmittel zur Reduktion der Systemkomplexität.
  2. Maskenbeschreibung und Waferherstellung: Layoutbeschreibung, Herstellungsschritte, Ausbeute, Entwurfsregeln, Skalierungseffekte.
  3. Entwurfsmethodik: physikalische Grundlagen und Grundschaltungen in NMOS-Technologie.
  4. Test und Simulation digitaler Schaltungen: Fehlerursachen, Fehlerarten, Fehlermodelle.
  5. Testverfahren: Einzeltests und Testmengen, strukturelle Tests, Funktionstests, stochastische Tests.
  6. Bestimmung von Testmustern: Fehlermatrix, kritische Signalwege, BOOLEsche Differenzen, D-Algorithmus.
  7. Fehlersimulation und testbarkeitserhöhende Maßnahmen: Signalwahrscheinlichkeiten, Testbarkeitsmaße, passive und aktive Testhilfen.
  8. Testanwortauswertung
Seminar (WS):

(SS):

 Ergänzungen zur Vorlesung: CMOS-Technologie und -Gatterlogik, Schaltungsentwurf (Beispiel), Logik- und Fehlersimulation, Fehlerdiagnose

Übungsaufgaben zu den Verfahren der Testmusterbestimmung, passive Testhilfe am Beispiel von Boundary Scan: Inhalte und Übungen, aktive Testhilfen, Verfahren zur Testantwortauswertung
Labor: Parallel zu Vorlesung und Seminar finden insgesamt 6 Labortermine statt (3 Wintersemester, 3 Sommersemester). Die einzelnen Laborgruppen bestehen aus max. drei Personen. Da sich das Labor derzeit im Aufbau befindet, stehen noch keine konkreten Versuchsbeschreibungen (mit einer Ausnahme) fest. Jedoch wird sich das Labor an die Themenschwerpunkte der Vorlesung anlehnen.
Ein Versuch des Sommersemesters wird sich mit dem Test einer Rechnereinschubkarte mit Hilfe parallel organisierter "Boundary Scan"- Testbusstrukturen (IEEE 1149.1) befassen. Dabei soll der Integritätstest der Testbusse und ein Verbindungstest zwischen ausgewählten Bausteinen durchgeführt werden. Als Automatic Test Equipment (ATE) dient ein modifizierter Singlechip-Tester von Tektronix (LV500).
Zielgruppe: Studierende der Elektrotechnik, der Informatik und der Wirtschaftsinformatik; 
Die Veranstaltung umfaßt Vorlesung, Seminar und Labor. Das Labor kann jedoch auch nur für den Erwerb eines 2 SWS-Scheins besucht werden.
Information: Zur Vorlesung: Prof.-Dr. H. Wojtkowiak, mittwochs von 10.00-11.00, H-E 010, App. 3334
Zum Seminar: Dipl.-Ing. B. Klose,werktags von 9.00-18.00, H-E 009, App. 4268
Zum Labor:Dipl.-Inform. P. Zipf, werktags von 9.00-18.00, H-E 012, App. 2475
Prüfungsablauf:
 Ca. 30 minütige mündliche Prüfung. Die Kandidaten werden angehalten die ersten 5 Prüfungsminuten durch einen freien Redebeitrag zu einem beliebigen Thema der Veranstaltung selbst zu gestalten.
Prüfungstermin: Jederzeit, nach Absprache (Sekretariat)

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© Uni-GH Siegen. Technische Informatik

Bernd Klose (klose@ti.et-inf.uni-siegen.de) (created: 26th-June-1996, last modified: 19th-February-1999)