4.9 Bausteine zur A/D- und D/A-Wandlung

Inhaltsverzeichnis

Lösungsvorschläge zu den Selbsttestaufgaben von Kapitel 2

Zu S2.2-1:

Zum HOLD-Signal

• Dieses Signal wird während des normales Betriebes des µP-Systems aktiviert und zeigt an, daß eine andere Komponente Bus Master werden will.

• Der µP gibt den Systembus in der Regel nach Beendigung des augenblicklichen Buszugriffs frei, indem er seine Ausgänge hochohmig schaltet. In bestimmten Situationen kann er diese Freigabe hinauszögern, z.B. dann, wenn der augenblickliche Buszugriff unmittelbar einen weiteren Zugriff bedingt.

• Der Prozessor kann intern den augenblicklich ausgeführten Befehl oder einen anderen Befehl in seiner Warteschlange (weiter-)bearbeiten.

• Unmittelbar nach der Deaktivierung des Signals kann der Prozessor erneut auf den Systembus zugreifen.

Zum HALT-Signal

• Dieses Signal wird nur in Ausnahmesituationen aktiviert und zeigt häufig das Vorliegen eines nicht (vom Prozessor) zu behebenden Fehlers an.

• Der µP gibt den Systembus unbedingt und sofort nach Beendigung des augenblicklichen Buszugriffs frei, indem er seine Ausgänge hochohmig schaltet. Alle Steuersignale, auch die, die nicht der Steuerung des Systembusses dienen, werden inaktiv geschaltet.

• Der Prozessor stellt jegliche Befehlsbearbeitung ein.

• Eine Weiterarbeit des Prozessors kann nur durch das Zurücksetzen des Systems oder einen Interrupt veranlaßt werden, in der Regel natürlich erst nach Behebung eines festgestellten Fehlers.

Zu S2.3-1:

Die Interruptanforderung der Klasse 1 wird hier nie ausgeführt, da vom Betriebssystem die Klasse 3 als Klasse niedrigster Priorität verlangt wird.

Zu S2.4-1:

Zunächst skizzieren wir im Bild L2.4-1 den Aufbau eines parallelen Addierers/Subtrahierers, der die Subtraktion als Addition im Zweierkomplement ausführt: A – B = A + B_2k = A ++ 1.

Die Antivalenzschaltungen übernehmen darin die bitweise Invertierung des Operanden B, der Übertragseingang Ü₀ = AS = 1 sorgt für die Addition der 1.

Bild L2.4-1: Paralleles Addier-/Subtrahierwerk

(Im folgenden stehen: = für die Äquivalenz, <> für die Antivalenz, ˆ für die UND-Verknüpfung, v für die ODER-Verknüpfung, ¬ für die bitweise Negation und «–» für "genau dann, wenn").

1. CF und AF:

Für das Übertrags-Ausgangssignals Ü_k+1 (Carry/Borrow) des Volladdierers VA_k gilt bekanntlich:

Ü_k+1 = (A_k ˆ (B_k <> AS)) v (A_k ˆ Ü_k) v ((B_k <> AS) ˆ Ü_k) = (A_k ˆ (B_k <> AS)) v (Ü_k ˆ (A_k v (B_k <> AS))) .

Beginnend mit Ü₀ = AS kann man daraus nun iterativ AF = Ü₄ und CF = Ü8 berechnen. Wir wollen hier auf die sture Ausrechnung verzichten. (Führen Sie sie doch zur Übung einmal für AF selbst durch.)

OF:

Bei der Addition kann ein Überlauf nur auftreten, wenn beide Operanden das gleiche Vorzeichen haben, aber das Ergebnis das entgegengesetzte Vorzeichen hat. Hier gilt also:

OF⁺ = (A₇ = B₇) ˆ (A₇ <> F₇) ˆ (¬ AS) .

Bei der Subtraktion tritt ein Überlauf nur dann auf, wenn beide Operanden entgegengesetztes Vorzeichen haben und das Ergebnis ein anderes Vorzeichen als der Operand A hat. Also gilt:

OF^– = (A₇ <> B₇) ˆ (A₇ <> F₇) ˆ AS .

Durch die ODER-Verknüpfung beider Fälle erhält man:

OF = (A₇ <> F₇) ˆ (((A₇ = B₇) ˆ (¬ AS)) v ((A₇<> B₇) ˆ AS)) = (A₇<> F₇) ˆ (A₇ = B₇= (¬ AS)) .

Zur Berechnung der nächsten drei Flags ist nichts weiter zu sagen:

ZF = ¬ (F₇ v F₆ v ... v F₁ v F₀) ,

SF = F₇ ,

EF = ¬ F₀ .

PF:

Die (ungerade) Parität wird durch die modulo-2-Summe der Ergebnisbits F₇,..,F₀ gegeben. Diese Summe wird bekanntlich durch die Antivalenz-Verknüpfung der Summanden ermittelt. Also folgt:

PF = F₇<> F₆<> .... <> F₁<> F₀ .

2. a) A, B vorzeichenlose ganze Zahlen:

•   A < B     «–»   A - B < 0                               «–»  CF = 1        (Borrow aus "Stelle 8"),

•   A >= B   «–»   ¬ (A < B)                               «–»  CF = 0 ,

•   A > B     «–»   (A - B >= 0) ˆ (A-B <> 0)      «–»  (CF = 0) ˆ (ZF = 0) ,

•   A <= B   «–»   ¬(A > B)                                «–»   (CF = 1) v (ZF = 1) .

b) A, B vorzeichenbehaftete Zahlen im Zweierkomplement:

Aus AS = 1, SF = F₇ und der oben hergeleiteten logischen Funktion des Überlauf-Bits OF folgt zunächst:

OF = OF^– = (A₇ <> B₇) ˆ (A₇ <> SF)

= [(¬ A₇) ˆ B₇ˆ SF] v [A₇ˆ (¬B₇) ˆ (¬SF)].

Daraus folgt weiter:

SF=1 «–» OF = (¬ A₇) ˆ B₇ ,

SF=0 «–» OF = A₇ˆ (¬B₇) .

Nun kann man die vier Möglichkeiten für die Wahl von SF und OF genauer untersuchen:

Daraus ergeben sich nun unmittelbar die gesuchten Beziehungen:

•   A < B   «–»    (OF <> SF) = 1 ,

•   A <= B «–»    (A < B) v (A = B)     «–»   (OF <> SF) v ZF = 1 ,

•   A > B   «–»    ¬(A <= B)                 «–»   (OF <> SF) v ZF = 0 ,

•   A >= B «–»    ¬(A < B)                   «–»   (OF <> SF) = 0 .

3.

Bild L2.4-2: Erzeugung der Flags und Testmultiplexer

4. Durch die Addition kann der BCD-Zahlenbereich in der unteren Hälfte des Ergebnisses durch zwei Möglichkeiten verlassen werden:

     a) Es tritt eine Pseudotetrade A, B, C, D, E, F auf. Diese wird durch die folgende logische Funktion angezeigt:

L = F₃ ˆ (F₂ v F₁) .

     b) Durch das Flag AF wird ein Übertrag in die obere Hälfte des Ergebnisses gemeldet.

In beiden Fällen, angezeigt durch L v AF = 1 , muß die ALU zum Ergebnis F den Wert $06 addieren. Entsprechend kann in der oberen Ergebnishälfte eine Pseudotetrade oder ein Übertrag auftreten, der hier durch das Flag CF gemeldet wird. Daher muß die ALU immer dann, wenn    

CF v H := CF v [F₇ ˆ (F₆ v F₅)] = 1

ist, zum Ergebnis F den Wert $60 addieren. Das Ergebnis der Addition wird nun durch das Übertragsbit CF und das korrigierte Ergebnis F' dargestellt.

Beispiele:

Zu S2.4-2:

IVN wird auf die höherwertigen Eingänge B3 – B10 des Adreßaddierers gelegt, die niederwertigen werden konstant mit '0' belegt. Dadurch wird IVN um drei Bits nach links verschoben bzw. mit 8 multipliziert.

Zu S2.4-3:

a) Im Bild 2.4-3 ist eine Realisierung aus logischen Grundschaltungen für den 4-bit-Multiplexer skizziert. Wegen der Einfachheit der Schaltung verzichten wir hier auf weitere Erklärungen.

Bild L2.4-3: 4-bit-Multiplexer

b) Im Bild L2.4-4 ist der Aufbau des Schieberegisters skizziert.

Bild L2.4-4: Aufbau des Schieberegisters

Es ist aus D-Flipflops aufgebaut, deren Eingängen jeweils ein Multiplexer vorgeschaltet ist. Diese Multiplexer werden durch zwei Signale S1, S0 gesteuert und dienen zur Auswahl genau einer der letzten drei aufgeführten Funktionen. Den Aufbau der Multiplexer ersieht man aus Bild L2.4-1, wenn man darin das oberste UND-Gatter des Eingangs E0 entfernt. Die erstgenannte Funktion "Registerinhalt unverändert lassen" wird im Fall S0 = S1 = 0 dadurch erreicht, daß der Takt T (durch die UND/ODER-Gatterkombination) von den Flipflops abgetrennt wird.

c) S. Bild L2.4-5.

Bild 2.4-5: Skalierung der IVN mit 8

Zu S2.5-1:

(AP: Adreßpuffer, DBP: Datenbuspuffer, F: Ergebnis des Addierers, Ri: Register i=1,2)

B0    —> R2             Basisadresse nach R2

DBP —> R1             Offset nach R1

F := R2 + R1             Addition  (B0)+<Offset>

F      —> R1             Zwischenergebnis nach R1

I0     —> R2             Index nach R2

F := R2 + R1             Addition  [(B0)+<Offset>]+(I0)

F      —> AP             Operandenadresse nach AP

Inkrement R2          (I0)+1

F       —> I0             neuer Indexwert nach I0

Zu S2.6-1:

Als Wiederholung skizzieren wir zunächst im Bild L2.6-1 eine Lösungsmöglichkeit für jede der vier Betriebsarten, die das Register zur Verfügung stellen soll: Links/Rechts-Schieben, Vorwärts/Rückwärts-Zählen. Das Register ist bei allen vier Möglichkeiten aus JK-Master-Slave-Flipflops aufgebaut, die mit einem gemeinsamen Takt T versorgt werden. Die verlangte Funktion des Rücksetzens wird durch die statischen Reset-Eingänge R der Flipflops erreicht, die parallel miteinander verbunden werden. Diese Funktion wird im folgenden nicht weiter betrachtet. (Beachten Sie bitte, daß aus zeichentechnischen Gründen im Bild das niederstwertige Bit links gezeichnet ist, so daß hier - im Unterschied zu Abschnitt 2.4 - ein Vorwärtsschieben ein Rechtsschieben bedeutet.)

Bild L2.6-1: Darstellung der zu realisierenden Funktionen

Im Bild L2.6-2 sind nun alle vier Teilfunktionen in einem Register vereint. Die Auswahl einer Funktion geschieht über die 4-auf-1-Multiplexer (MUX), die allen Flipflop-Eingängen vorgeschaltet sind. Die beiden Steuereingänge S0, S1 der Multiplexer haben folgende Wirkung:

Bild L2.6-2: Das gesuchte Multifunktions-Register

Zu S2.7-1:

Der Adreßbustreiber ist im Bild L2.7-1 dargestellt. Durch das Signal G (Gate) können beide Tristate-Treiber hochohmig geschaltet werden und damit der Programmzähler und der Adreßpuffer vom Adreßbus getrennt werden. Das Signal S selektiert genau eines der beiden angeschlossenen Register.

Bild L2.7-1: Der Aufbau des Adreßbustreibers

Zu S2.7-2:

Im Bild L2.7-2 wurde der Adreßbustreiber aus Bild L2.7-1 um einen bidirektionalen Datenbustreiber nach Bild 2.7-4 erweitert. Zwei Auswahlsignale S1, S0 legen fest, welches Register mit dem externen Daten-/Adreßbus verbunden wird, und zwar nach folgender Beziehung:

Die Aktivierung des Datenbustreibers geschieht durch die zusätzliche Steuerleitung G. Bei dieser Lösung kann der Prozessor ein Datum in den Datenbuspuffer schreiben, auch wenn dieser noch nicht auf den externen Bus geschaltet ist, d.h. der Eingang OA auf L-Potential liegt. Durch Aktivierung der Eingänge G und OE kann der Prozessor jederzeit den Inhalt des Datenbuspuffers lesen.

Bild L2.7-2: Treiber eines bidirektionalen Multiplexbusses

Lösungsvorschläge zu den Selbsttestaufgaben von Kapitel 3

Aus  2ⁿ = 10^x   folgt   x = n · log₁₀ 2, also ungefähr 0.3 · n . Daraus folgt:

32-bit-Format

vorzeichenlos:                 0 <= Z < (2³² = 10^9.633) < 4.3 × 10⁹

vorzeichenbehaftet:    -2³¹ <= Z < (2³¹ = 10^9.332) < 2.15 × 10⁹

64-bit-Format

vorzeichenlos:                 0 <= Z < (2⁶⁴ = 10^19.266) < 1.85 × 10¹⁹

vorzeichenbehaftet:    -2⁶³ <= Z < (2⁶³ = 10^18.965) < 9.23 × 10¹⁸

Zu S3.1-2:

a)   32-bit-Format

kleinste positive Zahl:    min = 2^1-127 × (1.0)₂ , also ungefähr 1.175 × 10^-38

größte positive Zahl:     max = 2^254-127 × (1.111...1)₂ , also ungefähr   2¹²⁸   oder   3.40 × 10³⁸

64-bit-Format

kleinste positive Zahl:    min = 2^1-1023 × (1.0)₂ , also ungefähr   4.49 × 10^-307

größte positive Zahl:     max = 2^2046-1023 × (1.111...1)₂ , also ungefähr   2¹⁰²⁴   oder   1.80 × 10³⁰⁸

b)   Z₁ = -1.75 = (-1)¹ × 2^127-127 × (1.1100...0)₂

     Z₂ = 36 864 = 2¹⁵ + 2¹² = (-1)⁰ × 2^142-127 × (1.0010...0)₂

Zu S3.2-1:

a)  R = A - B · [A/B] , wobei [..] den ganzzahligen Anteil einer Zahl bezeichnet.

        FLD         FR1,A;       A ins Register FR1

        FLD         FR2,B;       B ins Register FR2

        FDIV       FR1,FR2;   Division A/B, nach FR1

        FRNDINT    FR1;      Abrunden zur ganzen Zahl

        FMUL      FR1,FR2;   Multiplikation B · [A/B], nach FR1

        FLD         FR2,A;       A ins Register FR2

        FSUB      FR1,FR2;   Subtraktion B· [A/B] - A, nach FR1

        FCHS      FR1;           Vorzeichenwechsel

        FST          FR1,C;      Abspeichern nach C

b)   FGETEXP

       160 = (-1)⁰ × 2⁷ × 1.25 = (-1)⁰ × 2¹²⁷⁺⁷ × (1.01)₂  =  0 | 10000110 | 0100..00₂

       FGETMAN

       - 1.625 = (-1)¹ × 2⁰ × (1.101)₂    =  1 | 01111111 | 10100..00₂

Zu S3.3-1:

1.  Berechnung der effektiven Adresse:

EA = ($00,((PC)+1)+1),($00,((PC)+1))+(Y)

Herleitung:

(PC)+1                  Adresse des Offsets im Befehl

((PC)+1)               Offset

$00,((PC)+1)        =: PAL Zeiger auf das L-Byte

$00,((PC)+1)+1    =: PAH Zeiger auf das H-Byte der Operanden-Basisadresse im Speicher

(PAH),(PAL)         =: ZA Operanden-Basisadresse im Speicher

ZA+(Y)                  effektive Operandenadresse

(',' kennzeichnet darin die Konkatenation zweier Bytes zu einer 16-bit-Adresse.)

Das Bild L3.3-1 zeigt die symbolische Darstellung dieser Adressierungsart.)

Bild L3.3-1:  Postindizierte indirekte Zero-Page-Adressierung

2.  

Lösungsvorschläge zu den Selbsttestaufgaben von Kapitel 4

Zu S4.2-1:

1. Logische Funktionen:   A_i = E_i Ù _j>ij Ù ,   also:
   
   

   A3 = E3 Ù , A2 = E2 Ù 3 Ù , A1 = E1 Ù 2 Ù 3 Ù , A0 = E0 Ù 1 Ù 2 Ù 3 Ù .

   
   Im Bild L4.2-1 sind die Realisierungen dieser Funktionen gezeigt.
   
   
   
   
   
   Bild L4.2-1: 4-bit-Prioritätsdecoder
   
   
2. 
   
   
   
   Bild L4.2-2: 8-bit-Prioritätsdecoder
   
   
   Ein Ausgang A_i, i=0,..,3, des "niederwertigen" Decoders PD0 darf nur dann aktiviert werden, also auf H-Potential gebracht werden, wenn alle Eingänge des "höherwertigen" Decoders PD1 inaktiv sind, also auf L-Pegel liegen. Dies erreicht man dadurch, daß man auf den -Eingang von PD0 die Oder-Verknüpfung der Eingänge E₄,..,E₇ von PD1 legt (s. Bild L4.2-2). Der -Eingang von PD1 wird fest mit Massepotential verbunden.

Zu S4.3-1:

Zu S4.5-1:

Zu S4.6-1:

1. Der Zustand Q des Flipflops DR_i muß auf den Eingang D_i zurückgekoppelt werden, wenn:
   
   
   • das Datenregister angesprochen wird, also EN_DR=1 ist,
     
     
   • ein Lesezugriff stattfindet, also R/=1 ist, 
     
     
   • die Portleitung P_i als Ausgang geschaltet ist, also das Bit DRR_i=1 ist.
     
     
   Daraus ergibt sich die im Bild L4.6-1 dargestellte Beschaltung.
   
   
   
   
   
   Bild L4.6-1: 1. Variante der Portbeschaltung
   
   
   
2. Bei der 2. Variante wird bei jedem Lesezugriff auf das Datenregister die Portleitung P_i auf die Datenleitung D_i durchgeschaltet - unabhängig von der gewählten Übertragungsrichtung der Portleitung. Deshalb entfällt hier die Verbindung des Bits DRR_i zum Eingangstreiber. Im Bild L4.6-2 ist die Realisierung gezeigt.
   
   
   

   

   Bild L4.6-2: 2. Variante der Portbeschaltung

Zu S4.6-2:

1. Lesezugriff (s. Bild L4.6-3):
   
   
   
   
   
   Bild L4.6-3: Zeitlicher Ablauf eines Lesezugriffs
   
   
   Nachdem der Baustein durch das -Signal und das Datenregister DR des Ports durch die Adreßsignale A₁, A₀ selektiert wurden, schaltet die negative Flanke des -Signals die Portleitungen PX_i auf die Datenbusleitungen D_i. Mit der positiven Flanke des -Signals wird das Datum in den µP übernommen. Dabei ist es sehr wohl möglich, daß sich - anders als im Bild dargestellt - der Zustand der Portleitungen noch während des -Signals (=0) ändert. Verlangt wird lediglich, daß während der Zeitspanne t_DS (Data Setup) vor der positiven -Flanke das Datum stabil anliegt.
   
   
2. Schreibzugriff (s. Bild L4.6-4):
   
   
   

   

   Bild L4.6-4: Zeitlicher Ablauf eines Schreibzugriffs

   
   Nach der Anwahl des Bausteins und des Datenregisters DR durch die Signale , A₁, A₀ legt der Prozessor die Daten auf den Datenbus D_i. Diese werden mit der positiven Flanke des -Signals in das Register DR übernommen. Mit einer kleinen Verzögerung t_d (Delay) erscheinen sie dann auf den Portleitungen PX_i.

Zu S4.6-3:

Bild L4.6-5: Zeitdiagramm der bidirektionalen Übertragung

Zu S4.6-4:

PA0,...,PA7	<--->	DATA1-8
	<--->
	<--->	.

1. Es gibt keinen freien 8255-Eingang für das BUSY-Signal.
   
   
2. Die negative Flanke des (-)-Signals kann mit dem Zeitpunkt zusammenfallen, zu dem die Daten auf den PA_i(-DATAi)-Leitungen stabil vorliegen. In diesem Fall wird die geforderte Zeitspanne (³ 0.5 µs) zwischen diesen beiden Ereignissen nicht eingehalten.
   
   
3. Das -Signal wird erst durch die positive Flanke des -Signals zurückgenommen. Bei der Centronics-Schnittstelle gibt das Peripheriegerät das -Signal jedoch erst nach der positiven Flanke des -Signals aus.
   
   

Zu S4.6-5:

1. Modus 0. Port PA: Ausgang; Port PB: Eingang; Port PC_L: Ausgang.
   
   
2. Das Flußdiagramm ist im Bild L4.6-6 dargestellt. Das Unterprogramm beginnt mit der Ermittlung des Gerätestatus und stellt dabei fest, ob ein "Papier Ende"-Fehler oder ein beliebiger "anderer Fehler2 vorliegt. Ist dies der Fall, wird das Programm sofort beendet.
   Im anderen Fall wird das Zeichen in den Port PA geschrieben. Es folgt die zeitgerechte Erzeugung des -Signals auf der Portleitung PC0.
   Nach der geforderten Zeitverzögerung von wenigstens 0.5 µs, während der die Daten weiterhin stabil vorliegen müssen, wird das BUSY-Signal an der Portleitung PB1 überprüft. Spätestens nach einer Sekunde muß dieses Signal einen L-Pegel annehmen. Ist dies nicht der Fall, so veranlaßt die Zeitüberwachung einen Abbruch des Programms. (Dabei kann eventuell wieder der Status des Gerätes über den Port PB ermittelt und die genauere Ursache für die Zeitüberschreitung ermittelt werden.)
   Wird die vorgegebene Zeit nicht überschritten, so schließt das Programm mit der Abfrage des -Signals an der Portleitung PB0. Dieses Signal muß zunächst den '0'-Zustand und danach wieder den '1'-Zustand einnehmen. Zur Beschleunigung der Übertragung kann der µP jedoch darauf verzichten, die Beendigung des -Signals abzuwarten. Diese Möglichkeit ist im Bild gestrichelt gezeichnet.
   

Bild L4.6-6: Programm zur Zeichenausgabe

Zu S4.8-1:

1. Auflösen der Formel nach SCLKDIV liefert:
   
   
   SCLKDIV = (Frequenz von CLKOUT) / (2 × Frequenz von SCLK) - 1.
   
   
2.     
   1. Frequenz von SCLK = 9600 Hz:

      SCLKDIV = 0.5 ×12 288 000 / 9600 - 1 = 639 = 0x027F

   2. Frequenz von SCLK = 2,048 MHz:

      SCLKDIV = 0.5 × 12,288 / 2,048 - 1 = 2 = 0x0002

3. Auflösung der Formel nach RFSDIV liefert für die vorgegebenen Werte:

   RFSDIV = (Frequenz von SCLK) / (Frequenz von RFS) - 1 = 2048 / 8 - 1 = 255 = 0x00FF

Zu S4.9-1:

Zu S4.9-2:

1. U_DA($A0) = [$A0 × 5V + ($100-$A0) × 0V]/256 = 160 × 5/256 V = 3.125 V
   
   
2. 
   
   
   
   Bild L4.9-1: Schaltung zur Erzeugung des PWM-Signals
   
   
   Der Digitalwert D wird in ein Register eingeschrieben. Ein Komparator vergleicht ihn kontinuierlich mit dem Zustand Z eines frei umlaufenden Dualzählers. Die Umlaufdauer dieses Zählers bestimmt die Schwingungsdauer T_S des Ausgangssignals. Der Ausgang "D< Z" des Komparators ist immer dann im '1'-Zustand, wenn der Zähler den Wert D noch nicht erreicht hat, und danach bis zum Ende des Zyklus im '0'-Zustand.
   
   
3. T_I = 1/(10 MHz) = 0.1 µs = 100 ns,
   
   T_S = 2ⁿ × T_I = 256 × 0.1 µs = 25.6 µs,
   
   T_P = $A0 × T_I = 160 × 0.1 µs = 16 µs.
   
   Maximale Wandlungsrate: 1/(25.6 µs) = 39.0625 kHz
   

4.9 Bausteine zur A/D- und D/A-Wandlung

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