
module FlipFlops ( Qsimple, Qclear, QpreClear, D, clk1, clk2, clr, pre );
  input D, clk1, clk2, clr, pre;
  output Qsimple, Qclear, QpreClear;
  wire   n15, n16, n2, n3, n5, n7, n9, n11, n12, n13, n14;

  DFCSNQD1 QpreClearReg_reg ( .D(D), .CP(clk2), .CDN(clr), .SDN(pre), .Q(n16)
         );
  DFNCND1 QclearReg_reg ( .D(D), .CPN(clk1), .CDN(n2), .Q(n15), .QN(n12) );
  DFD1 QsimpleReg_reg ( .D(D), .CP(clk1), .QN(n14) );
  CKBD0 U4 ( .CLK(n11), .C(n3) );
  CKND16 U5 ( .CLK(n3), .CN(QpreClear) );
  CKBD0 U6 ( .CLK(n9), .C(n5) );
  CKND16 U7 ( .CLK(n5), .CN(Qclear) );
  CKND0 U8 ( .CLK(n13), .CN(n9) );
  CKBD0 U9 ( .CLK(n14), .C(n7) );
  CKND16 U10 ( .CLK(n7), .CN(Qsimple) );
  INVD1 U11 ( .I(n12), .ZN(n13) );
  INVD1 U12 ( .I(clr), .ZN(n2) );
  CKND0 U13 ( .CLK(n16), .CN(n11) );
endmodule

