
module SyncClearFlipFlop ( Q, D, clk, clr );
  input D, clk, clr;
  output Q;
  wire   n1, n2, n5;

  INVD1 U3 ( .I(clr), .ZN(n1) );
  DFKCND1 QReg_reg ( .CN(n1), .D(D), .CP(clk), .QN(n5) );
  CKBD0 U4 ( .CLK(n5), .C(n2) );
  CKND16 U5 ( .CLK(n2), .CN(Q) );
endmodule

