
module Synch4DFFGates ( CountOut, ClockIn, ClearIn );
  output [3:0] CountOut;
  input ClockIn, ClearIn;
  wire   n26, n27, n28, n29, Qn_wire0, Qn_wire1, OrToFF2, Qn_wire2, wireToD1,
         wireToD2, \FF_Bit0/from_oS2 , \FF_Bit0/from_oR2 , \FF_Bit0/from_oR1 ,
         \FF_Bit1/from_oR2 , \FF_Bit1/from_oR1 , \FF_Bit2/from_oR2 ,
         \FF_Bit2/from_oR1 , \FF_Bit3/from_oS2 , \FF_Bit3/from_oR2 ,
         \FF_Bit3/from_oR1 , \FF_Bit0/*Logic1* , \FF_Bit0/SR1/N0 ,
         \FF_Bit0/SR2/N1 , \FF_Bit0/SR2/N0 , \FF_Bit0/SR3/N0 ,
         \FF_Bit1/SR1/N0 , \FF_Bit1/SR2/N0 , \FF_Bit1/SR3/N0 ,
         \FF_Bit2/SR1/N0 , \FF_Bit2/SR2/N0 , \FF_Bit2/SR3/N0 ,
         \FF_Bit3/SR1/N0 , \FF_Bit3/SR2/N0 , \FF_Bit3/SR3/N1 , n9, n10, n11,
         n12, n13, n14, n15, n18, n20, n21, n22, n23, n24;

  AN3D4 \FF_Bit3/SR3/BotNand  ( .A1(n9), .A2(n22), .A3(\FF_Bit3/from_oS2 ), 
        .Z(\FF_Bit3/SR3/N1 ) );
  AN3D4 \FF_Bit3/SR2/TopNand  ( .A1(\FF_Bit3/from_oR1 ), .A2(
        \FF_Bit3/from_oR2 ), .A3(ClockIn), .Z(\FF_Bit3/SR2/N0 ) );
  AN3D4 \FF_Bit3/SR1/TopNand  ( .A1(\FF_Bit3/from_oR2 ), .A2(
        \FF_Bit3/from_oR1 ), .A3(\FF_Bit0/*Logic1* ), .Z(\FF_Bit3/SR1/N0 ) );
  AN3D4 \FF_Bit2/SR3/TopNand  ( .A1(\FF_Bit2/from_oR1 ), .A2(Qn_wire2), .A3(
        \FF_Bit0/*Logic1* ), .Z(\FF_Bit2/SR3/N0 ) );
  AN3D4 \FF_Bit2/SR2/TopNand  ( .A1(\FF_Bit2/from_oR1 ), .A2(
        \FF_Bit2/from_oR2 ), .A3(ClockIn), .Z(\FF_Bit2/SR2/N0 ) );
  AN3D4 \FF_Bit2/SR1/TopNand  ( .A1(\FF_Bit2/from_oR2 ), .A2(
        \FF_Bit2/from_oR1 ), .A3(\FF_Bit0/*Logic1* ), .Z(\FF_Bit2/SR1/N0 ) );
  AN3D4 \FF_Bit1/SR3/TopNand  ( .A1(\FF_Bit1/from_oR1 ), .A2(Qn_wire1), .A3(
        \FF_Bit0/*Logic1* ), .Z(\FF_Bit1/SR3/N0 ) );
  AN3D4 \FF_Bit1/SR2/TopNand  ( .A1(\FF_Bit1/from_oR1 ), .A2(
        \FF_Bit1/from_oR2 ), .A3(ClockIn), .Z(\FF_Bit1/SR2/N0 ) );
  AN3D4 \FF_Bit1/SR1/TopNand  ( .A1(\FF_Bit1/from_oR2 ), .A2(
        \FF_Bit1/from_oR1 ), .A3(\FF_Bit0/*Logic1* ), .Z(\FF_Bit1/SR1/N0 ) );
  AN3D4 \FF_Bit0/SR3/TopNand  ( .A1(\FF_Bit0/from_oR1 ), .A2(Qn_wire0), .A3(
        \FF_Bit0/*Logic1* ), .Z(\FF_Bit0/SR3/N0 ) );
  AN3D4 \FF_Bit0/SR2/TopNand  ( .A1(\FF_Bit0/from_oR1 ), .A2(
        \FF_Bit0/from_oR2 ), .A3(ClockIn), .Z(\FF_Bit0/SR2/N0 ) );
  AN3D4 \FF_Bit0/SR2/BotNand  ( .A1(Qn_wire0), .A2(\FF_Bit0/from_oS2 ), .A3(n9), .Z(\FF_Bit0/SR2/N1 ) );
  AN3D4 \FF_Bit0/SR1/TopNand  ( .A1(\FF_Bit0/from_oR2 ), .A2(
        \FF_Bit0/from_oR1 ), .A3(\FF_Bit0/*Logic1* ), .Z(\FF_Bit0/SR1/N0 ) );
  XOR2D2 C14 ( .A1(Qn_wire2), .A2(OrToFF2), .Z(wireToD2) );
  XOR2D2 C13 ( .A1(Qn_wire0), .A2(Qn_wire1), .Z(wireToD1) );
  ND3D2 U1 ( .A1(n10), .A2(n27), .A3(n9), .ZN(Qn_wire2) );
  ND3D2 U6 ( .A1(n10), .A2(n27), .A3(n11), .ZN(n13) );
  CKND1 U9 ( .CLK(\FF_Bit3/SR2/N0 ), .CN(\FF_Bit3/from_oS2 ) );
  CKND1 U11 ( .CLK(\FF_Bit2/SR2/N0 ), .CN(n10) );
  IND2D4 U12 ( .A1(\FF_Bit2/SR1/N0 ), .B1(n14), .ZN(\FF_Bit2/from_oR1 ) );
  IND2D4 U18 ( .A1(\FF_Bit3/SR3/N1 ), .B1(\FF_Bit3/from_oR1 ), .ZN(n26) );
  IND2D4 U19 ( .A1(\FF_Bit3/SR1/N0 ), .B1(n14), .ZN(\FF_Bit3/from_oR1 ) );
  ND3D1 U10 ( .A1(n9), .A2(n10), .A3(wireToD2), .ZN(\FF_Bit2/from_oR2 ) );
  ND3D1 U4 ( .A1(n9), .A2(\FF_Bit3/from_oS2 ), .A3(n12), .ZN(
        \FF_Bit3/from_oR2 ) );
  CKND16 U25 ( .CLK(n21), .CN(n22) );
  CKND16 U26 ( .CLK(n24), .CN(CountOut[1]) );
  CKBD0 U27 ( .CLK(n23), .C(n15) );
  CKND16 U28 ( .CLK(n15), .CN(CountOut[0]) );
  ND3D1 U29 ( .A1(n9), .A2(\FF_Bit0/from_oS2 ), .A3(n29), .ZN(Qn_wire0) );
  CKND16 U30 ( .CLK(n24), .CN(n18) );
  CKBD0 U31 ( .CLK(\FF_Bit2/SR3/N0 ), .C(n20) );
  CKND16 U32 ( .CLK(n21), .CN(CountOut[3]) );
  CKND16 U33 ( .CLK(n20), .CN(CountOut[2]) );
  CKND0 U34 ( .CLK(n26), .CN(n21) );
  CKND0 U35 ( .CLK(n29), .CN(n23) );
  CKND0 U36 ( .CLK(n28), .CN(n24) );
  TIEH U37 ( .Z(\FF_Bit0/*Logic1* ) );
  XNR2D0 U38 ( .A1(n13), .A2(\FF_Bit3/SR3/N1 ), .ZN(n12) );
  CKND0 U39 ( .CLK(n11), .CN(OrToFF2) );
  NR3D0 U40 ( .A1(\FF_Bit0/SR2/N0 ), .A2(\FF_Bit0/SR3/N0 ), .A3(Qn_wire1), 
        .ZN(n11) );
  IND3D0 U41 ( .A1(\FF_Bit1/SR2/N0 ), .B1(n18), .B2(n9), .ZN(Qn_wire1) );
  IND3D0 U42 ( .A1(\FF_Bit1/SR2/N0 ), .B1(n9), .B2(wireToD1), .ZN(
        \FF_Bit1/from_oR2 ) );
  CKND0 U43 ( .CLK(ClearIn), .CN(n9) );
  IND2D0 U44 ( .A1(\FF_Bit1/SR1/N0 ), .B1(n14), .ZN(\FF_Bit1/from_oR1 ) );
  CKND0 U45 ( .CLK(\FF_Bit0/SR2/N0 ), .CN(\FF_Bit0/from_oS2 ) );
  CKND0 U46 ( .CLK(\FF_Bit0/SR2/N1 ), .CN(\FF_Bit0/from_oR2 ) );
  IND2D0 U47 ( .A1(\FF_Bit0/SR1/N0 ), .B1(n14), .ZN(\FF_Bit0/from_oR1 ) );
  INR2D0 U48 ( .A1(ClockIn), .B1(ClearIn), .ZN(n14) );
  CKND0 U49 ( .CLK(\FF_Bit2/SR3/N0 ), .CN(n27) );
  CKND0 U50 ( .CLK(\FF_Bit1/SR3/N0 ), .CN(n28) );
  CKND0 U51 ( .CLK(\FF_Bit0/SR3/N0 ), .CN(n29) );
endmodule

