
module FlipFlops ( Qsimple, Qclear, QpreClear, D, clk1, clk2, clr, pre );
  input D, clk1, clk2, clr, pre;
  output Qsimple, Qclear, QpreClear;
  wire   n12, n13, n14, n2, n3, n4, n6, n8, n10, n11;

  DFQD1 QsimpleReg_reg ( .D(D), .CP(clk1), .Q(n12) );
  DFNCND1 QclearReg_reg ( .D(D), .CPN(clk1), .CDN(n2), .Q(n13), .QN(n3) );
  DFCSNQD1 QpreClearReg_reg ( .D(D), .CP(clk2), .CDN(clr), .SDN(pre), .Q(n14)
         );
  CKBD0 U4 ( .CLK(n10), .C(n4) );
  CKND16 U5 ( .CLK(n4), .CN(QpreClear) );
  CKND0 U6 ( .CLK(n14), .CN(n10) );
  CKBD0 U7 ( .CLK(n3), .C(n6) );
  CKND16 U8 ( .CLK(n6), .CN(Qclear) );
  CKBD0 U9 ( .CLK(n11), .C(n8) );
  CKND16 U10 ( .CLK(n8), .CN(Qsimple) );
  CKND0 U11 ( .CLK(n12), .CN(n11) );
  INVD1 U12 ( .I(clr), .ZN(n2) );
endmodule

